晶圆代工厂台积电今天宣布，5奈米制程已进入试产阶段，在开放创新平台下推出完整的5奈米设计架构，协助客户实现5G与人工智能的5奈米系统单芯片设计。

台积电表示，相较7奈米制程，5奈米的微缩功能在安谋(ARM)的Cortex-A72核心上能够提供1.8倍的逻辑密度，速度增快15%。

5奈米制程还具有极紫外光(EUV)微影技术所提供的制程简化效益，台积电指出，5奈米制程能提供芯片设计业者全新等级的效能及功耗解决方案，支援下一世代的高阶行动及高效能运算应用产品。

台积电研究发展与技术发展副总经理侯永清表示，在5奈米世代，设计与制程需要密切的共同最佳化，台积电与设计生态系统伙伴紧密合作，确保在客户需要时能提供经由验证的硅智财组合与电子设计自动化工具。

台积电与益华(Cadence)、新思科技(Synopsys)、Mentor Graphics及ANSYS，透过台积电的开放创新平台电子设计自动化验证专案，进行全线电子设计自动化工具的验证。

台积电指出，5奈米设计架构包括5奈米设计规则手册、制程设计套件及通过硅晶验证的基础与界面硅智财，并且全面支援通过验证的电子设计自动化工具及设计流程。